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등록 아날로그 위상에러 보상기를 장착한 프랙셔널 디지털 위상고정루프

아날로그 위상에러 보상기를 장착한 프랙셔널 디지털 위상고정루프
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발명자
이자열, 유현규, 김성도
출원번호
13310581 (2011.12.02)
공개번호
20120161832 (2012.06.28)
등록번호
8432199 (2013.04.30)
출원국
미국
협약과제
초록
Disclosed is a fractional digital phase locked loop with an analog phase error compensator. The digital phase locked loop with an analog phase error compensator can reduce excessive power consumption and power noise and transient current noise while increasing phase error detection resolution by performing fractional phase error detection and compensation through the analog phase error compensator.
KSP 제안 키워드
Digital PLL, Error compensator, Error detection, Phase locked loop(PLL), Power Consumption, Power noise, Transient currents, current noise, digital phase locked loop(DPLL), phase error, phase locked
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구분 특허 출원국 KIPRIS
등록 아날로그 위상에러보상기를 장착한 프랙셔널 디지털 PLL 대한민국 KIPRIS