This paper describes a fast-settling all-digital PLL with a low-power TDC based on retimed reference clock and a lock detector focused on monitoring a toggling phase error. With the intention of reducing power dissipation, the proposed TDC employs the low-rate reference (CKfref) and retimed reference (CKfros) clocks to measure the fine fractional phase error between the low-rate reference (CKfref) and high-rate oscillator (CKfosc) clocks. In addition, the use of the retimed reference clock to the TDC results in a new simple DCO clock period (TV) calculation algorithm which employs the maximum and minimum values for the fractional error correction (琯). A lock detector, which is required to accomplish the switchover of the DCO frequency tuning mode, allows a fast settling to be actuated independent of loop bandwidth and frequency step. By dissipating 8mW at 1.2-V supply voltage, the proposed digital PLL achieves 230ns settling time, 1.7psrms period jitter.
KSP 제안 키워드
All-digital PLL, Calculation algorithm, Clock Period, Error Correction, Fast Settling, Frequency tuning, High rate, Lock Detector, Low-Power, Low-rate, Reducing power
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<출처표시방법 안내> 작성자, 저작물명, 출처, 권호, 출판년도, 이용조건 [예시1] 김진미 외, "매니코어 기반 고성능 컴퓨팅을 지원하는 경량커널 동향", 전자통신동향분석, 32권 4호, 2017, 공공누리 제4유형 [예시2] 심진보 외, "제4차 산업 혁명과 ICT - 제4차 산업 혁명 선도를 위한 IDX 추진 전략", ETRI Insight, 2017, 공공누리 제 4유형
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