A future video codec processor will have to adopt the newly standardized High Efficiency Video Coding (HEVC/H.265) in a short time due to the limit of H.264's coding efficiency for large sized UHD images. This paper combines our designed decoder and encoder for HEVC and proposes a low complexity HEVC video codec processor. We developed this codec processor with Samsung 28nm CMOS process in this year and the size of this low complexity codec keeps within the bounds of that of a conventional H.264/AVC chip. This single core based processor has an optimal mode decision with a simplified Rate Distortion Optimization (RDO) and a low power Skip mode. The encoder's BD-rate loss is 35% compared with HM-13.0 and the power consumption is below 250mW when entering the Skip mode. The chip and its internal SRAM size are 7.3 × 7.5mm2 and 300kB each and the maximum frequency is 600MHz when 4K-UHD encoding mode at 30 fps.
KSP 제안 키워드
CMOS Process, Coding efficiency, Low-Power, Maximum Frequency, Mode decision, Power Consumption, Rate-Distortion Optimization(RDO), Reduced complexity, Short time, Skip mode, UHD images
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<출처표시방법 안내> 작성자, 저작물명, 출처, 권호, 출판년도, 이용조건 [예시1] 김진미 외, "매니코어 기반 고성능 컴퓨팅을 지원하는 경량커널 동향", 전자통신동향분석, 32권 4호, 2017, 공공누리 제4유형 [예시2] 심진보 외, "제4차 산업 혁명과 ICT - 제4차 산업 혁명 선도를 위한 IDX 추진 전략", ETRI Insight, 2017, 공공누리 제 4유형
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