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Conference Paper
DDR5 메모리 제어기 검증을 위한 CHI 인터페이스 BFM 설계 및 검증
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- Issue Date
- 2023-11
- Citation
- 대한전자공학회 학술 대회 (추계) 2023, pp.420-423
- Publisher
- 대한전자공학회
- Language
- Korean
- Type
- Conference Paper
- Abstract
- 본 논문은 DDR5 메모리 제어기를 빠르게 검증하기 위한 BFM 설계에 초점을 두고 있다. 거대 SoC 에서의 메모리 제어기를 검증을 하려면 시스템 부팅부터 DDR5 제어기를 동작 시키기까지 긴 검증 시간이 필요하다. 이를 획기적으로 줄일 수 있는 System Verilog 기반의 BFM 검증 모델을 설계하였다. 특히 AMBA5 CHI(Coherent Hub Interface)와 JEDEC DDR5 인터페이스를 갖는 DDR 제어기 검증을 위해 AMBA5 CHI 마스터 BFM, DDR5 메모리 초기화를 위한 APB 마스터 블록과 메모리 R/W 데이터 비교 분석을 위한 모니터 모델을 구성하여 메모리 제어기의 AMBA5 CHI 구성, 메모리 초기화와 메모리 R/W 기능을 빠르게 검증하는 BFM 을 제시하였다.
- KSP Keywords
- System Verilog