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등록 패리티 검사 행렬의 스케줄링 방법 및 이를 수행하는 LDPC 복호기

패리티 검사 행렬의 스케줄링 방법 및 이를 수행하는 LDPC 복호기
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발명자
김민혁, 오덕길, 이인기, 최영민
출원번호
10-2017-0142382 (2017.10.30) KIPRIS
공개번호
10-2018-0053224 (2018.05.21)
등록번호
10-2077501-0000 (2020.02.10)
출원국
대한민국
협약과제
16ZR1400, 재난현장 대응력 강화를 위한 위성재난통신 기술 개발 , 오덕길
초록
일 실시예에 따르면, LDPC 코드를 이용하여 고속 복호화 할 때 발생하는 메모리 액세스 충돌을 방지하는 패리티 검사 행렬의 스케줄링 방법 및 이를 수행하는 LDPC 복호기일 수 있다. 일 실시예에 따르면, LDPC 복호기가 수행하는 패리티 검사 행렬(parity check matrix)의 스케줄링(scheduling) 방법에 있어서, 상기 패리티 검사 행렬에서 non-zero elemental인 비트 노드(variable node)를 체크하는 단계; 상기 non-zero elemental인 비트 노드에서 상기 패리티 검사 행렬의 행(row)에 대한 제1 인덱스를 확인하는 단계; 상기 제1 인덱스를 이용하여, 상기 패리티 검사 행렬에서 상기 non-zero elemental인 비트 노드가 배치될 수 있는 열(column)을 추출하고, 상기 추출된 열에 상기 non-zero elemental인 비트 노드를 배열에 따라 매핑하는 단계; 상기 매핑된 비트 노드를 통해, 상기 패리티 검사 행렬의 열에 대한 제2 인덱스를 확인하는 단계;를 포함하는 패리티 검사 행렬의 스케줄링 방법일 수 있다.