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Registered 세라믹 적층형 반도체 패키지 및 패키징 방법
- Application No.
- 10-2020-0080610 (2020.06.30) KIPRIS
- Publication No.
- 10-2021-0132560 (2021.11.04)
- Registration No.
- 10-2434441-0000 (2022.08.16)
- Country
- KOREA
- Project Code
- 19PB6200, Development of surface mount device type package for SiC SBD power semiconductor, Jung Dong Yun
- Abstract
- 본 발명은 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위해 사용되는 세라믹 기반의 적층형 패키지에서의 덴드라이트의 발생을 억제하여 패키지의 내습성 및 신뢰성을 향상시키는 패키지 구조 및 그 패키징 방법을 제안한다. 본 발명은 패키지 내 세라믹 레이어와 몰딩수지의 접합부 내벽을 불균일 경계형태(예를 들어, 갈지(之)자 형태, 요철형태, 지그재그 형태 등)로 형성하여 몰딩수지(예를 들어, 에폭시, 실리콘, 우레탄 등)와 세라믹 레이어간의 접합 면적 및 길이를 증가시켜 접합력 향상과 수분의 이동 경로를 확장하여 반도체 패키지의 내습성 및 신뢰성을 향상시킨다. 또한 비아홀(via-hole)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치되도록 함으로써 비아홀을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성을 추가적으로 향상시킨다. 나아가, 각 레이어에 형성되는 비아홀이 상이한 여러 직경을 갖도록 하여 세라믹 레이어와 비아홀의 접합 면적 및 길이를 증가시킨다.
- KSP Keywords
- Semiconductor package, Via-hole, packaging method