본 과제를 통해 개발된 LPDDR5 PHY IO는 LPDDR5 메모리의 물리적 인터페이스를 담당하는 중요한 구성 요소로써,
특히, 메모리 컨트롤러와 DRAM 간의 신호 변환 및 타이밍을 조정하여 LPDDR5 규격의 고속 데이터 (6.4Gbps)를 송수신하고, calibration 및 equalization 등을 통해 신호의 무결성을 유지함
이전하고자 하는 기술은 LPDDR5 PHY IO의 회로기술이며, 다음과 같이 구성되어 있음
1. LPDDR5 PHY IO Top schematic 및 sub-block schematic
- LPDDR5 PHY IO는 SoC(System on Chip)와 DRAM 간의 고속 신호 전송을 실현하며, 채널 보정, 클럭 동기화, 신호 무결성 보장 등 복잡한 하드웨어 제어 기능을 담당하며, 6.4Gbps 데이터 전송 속도를 제공함
- AI용 칩이나 NPU(Neural Processing Unit)에 LPDDR5 PHY IO를 적용함으로써, AI 모델의 추론 및 학습에 필요한 메모리 접근 속도를 높이고, 전반적인 시스템 응답성 및 에너지 효율을 향상시킬 수 있어, LPDDR5 PHY IO의 필요성과 적용 범위가 확대되고 있음
- 또한, 모바일 및 엣지 디바이스처럼 전력 제한이 엄격한 환경에서는 고성능 저전력 메모리 인터페이스 기능을 지원하는 LPDDR5 PHY IO의 필요성이 더욱 높아짐
본 이전 기술은 6.4Gbps의 데이타를 송수신하기 위하여 다음과 같은 주요 특징을 가지고 있음
1. 6.4Gbps Single-ended TX 및 RX 기능 (DQ, CS)
2. 3.2GHz differential TX 및 RX 기능 (WCK, CK, RDQS)
3. ODT 조절기능
4. VREF 생성 및 조절 기능
본 기술의 전달물은 LPDDR5 PHY IO 회로도를 포함한 관련 자료임
- TSMC 28nm 기반 LPDDR5 PHY IO schematic (Cadence 사의 virtuoso DB, PDK 및 DK 관련 화일 제외)
- 관련 기술문서
1. TSMC 28nm 기반 LPDDR5 PHY IO 회로도
1) 16bit DQ와 CA/CS를 포함한 LPDDR5 PHY IO Top schematic (PDK 제외)
2) Sub-Block Schematic 및 Symbol
3) Simulation 환경
2. 기술문서
1) LPDDR5 PHY IO 요구사항정의서 (문서번호 1240-2025-00770)
2) LPDDR5 PHY IO 시험절차및결과서 (문서번호 1240-2025-00771)
3) LPDDR5 PHY-Controller Interface description (문서번호 1240-2025-00754)
4) 6.4Gbps Serializer Hard IP 설계결과 (문서번호 1240-2024-00316)
5) RX_De-Serializer Design (문서번호 1240-2024-01838)
6) Low Latency 16:1 Serializer DCDL Hard IP 설계 결과 (문서번호 1240-2025-00773)
7) PnR 작업을 위한 DQ CA Serializer I/O Port 정리 및 동작 Timing 정보 (문서번호 1240-2025-00774)
8) DQ Serializer DCDL Hard-IP의 Verilog Behavioral Model 설계 결과 (문서번호 1240-2025-00775)
- LPDDR5 PHY IO는 고속 데이터 전송과 저전력을 동시에 요구하는 다양한 분야에 활용됨. 대표적으로 모바일 기기, AI Edge 디바이스, 자율주행차량의 센서 처리 시스템, 고성능 IoT 디바이스, 웨어러블 기기, AR/VR 기기 등에서 적용 가능함
- 특히 AI 가속기를 포함한 SoC나 NPU를 비롯하여 서버 및 클라우드 기반 AI 플랫폼에서도 LPDDR5 PHY IO를 사용 가능함
- LPDDR5 PHY IO는 기존 대비 전송 속도 향상(최대 6400 Mbps 이상)을 통해 AI 연산의 병목을 해소하며, 전력 소비 절감으로 모바일 및 엣지 디바이스의 효율을 극대화함. 또한, 고신뢰 신호 전송과 저지연 통신을 가능하게 해, 실시간 데이터 처리 성능이 향상됨