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인공지능프로세서 추론코어 설계도

전수책임자
권영수
참여자
권영수, 김찬, 김현미, 신경선, 양정민, 여준기, 전인산, 정재훈, 조용철, 최민석, 한진호, 함제석
기술이전수
1
이전연도
2019
협약과제
19HB1800, 인공지능프로세서 전문연구실, 권영수
19HB2300, 초절전 하이퍼바이저 기반 지능정보 매니코어프로세서 및 SW기술 개발, 권영수
고속의 지능정보 처리를 위해 AI High-Throughput을 도출하기 위한 NN 매트릭스 구조 아키텍처 설계와 프로세서 플랫폼 IP(Intellectual Property) 설계를 집적한 인공지능 추론 프로세서 기술
- 최근 딥러닝을 반도체에 집적하여 최소화 하고자 하는 시장 확대에 따라서 음성인식 중심의 서비스를 하는 서버 뿐만 아니라, 모바일 어플리케이션을 실행하는 스마트폰 등에도 딥뉴럴넷 컴퓨팅을 집적하는 추세
- 즉, 기존의 프로세서 코어 기술을 재활용하여 적절한 아키텍처를 구성함으로써 고성능화 하고자 하는 추세가 계속되고 있으며, 프로세서 기반의 초고속 초저전력 컴퓨팅에 소프트웨어를 통합하는 반도체 기술이 지속적으로 발전
- 인텔, NVIDIA, 애플, 구글 등 글로벌 기업들은 자사가 보유한 x86, ARM, Denver(NVIDIA의 코어), Monsoon(Apple의 코어), TPU(Tensor Processing Unit) 등을 이용하여 자체적으로 딥뉴럴넷 컴퓨팅 전용의 프로세서를 개발 중
- 서버를 넘어서 모바일을 포괄하는 인공지능 반도체 컴퓨팅 시장의 급성장에도 불구하고 이에 대응할 수 있는 국내 고성능 프로세서 기술 및 소프트웨어 기술의 부재로 인해 막대한 비용의 라이센싱 비용을 지불하고 해외 기술을 활용하거나, 제작된 칩을 수입하는 상황이 지속되고 있어 기술종속성 심화
- 본 기술은 저전력 초소형 프로세서 기술로서 이를 최근 이슈가 되고 있는 인공지능, 딥뉴럴넷 컴퓨팅으로 확장 개발함으로써 저속·저가·저수익 산업 군으로 편중되어있는 국내 지능형반도체 산업의 경쟁력 강화를 위한 기술임
지능정보의 고속 처리를 위한 NC의 마이크로아키텍처, 다수의 코어로부터 최상의 지능정보 처리 성능을 도출하기 위한 매트릭스 구조 아키텍처 설계, 이를 지원하는 프로세서 플랫폼 IP(Intellectual Property)의 RTL을 설계하고 이를 통합 집적하여 지능정보 처리에 적합한 인공지능 추론 프로세서임
- 본 이전 기술은 고가의 로열티를 요구하는 외산 프로세서 코어와 동등한 기술수준의 저전력·고성능의 프로세서 기술을 제공하며 주요 특징은 다음과 같음
■ Processor Core for NN Computing (ABC_ST)
● Smart CPU core for embedded systems
● 1.2GHz@28nm, 32KB I$, 32KB D$
● 600mW@1.2GHz, 28nm, 100mW@800MHz, 65nm
● Branch Predictor for faster execution
● MMU(TLB) for fast virtual-physical address translation
● Superscalar architecture, 2 integer units, 1 load/store
● Functional-safety with Self-recovering Cache and Dynamic Lockstep
■ Super Thread Core for NN Computing (ABSTC)
● Systolic Array(SA) with 128x128 NCs
● 40MB Dataflow Control RAM(DC RAM)
● Flow Control unit(FC)
● Memory Mover(MM)
■ ABC Platform(AB9)
● NoC
● LPDDR4 Controller
● DMAC, VOM, VIM
● Flash Controller, iRAM, iROM, UART, CAN, QEI, RTC
o 기술이전의 내용
- 인공지능프로세서 추론코어 설계도

o 기술이전의 범위
- 인공지능프로세서 추론코어 설계도(Behavioral Netlist, Floorplan, and Layout)
* Behavioral Netlist in ddc (Synopsys)
* Floorplan in ppt and lef (Cadence)
* Phantom Cell Layout in GDSII
- Post-simulation Environment and testbenches
- Chip architecture manual
- 본 이전기술은 기존의 프로세서 코어 기술을 활용하여 자율주행차(L1.5~L2)의 주 프로세서, 비전컴퓨팅 프로세서를 개발할 수 있는 반도체 설계 기술임
- 본 기술을 기반으로 서버용 저전력 딥뉴럴넷 컴퓨팅, 초병렬 딥뉴럴넷 컴퓨팅 서버용 가속반도체, 자율주행차의 비전컴퓨팅, 소형 로봇의 비전컴퓨팅 등에 포괄적으로 사용할 수 있을 것으로 기대